IBM presenta la tecnologia Nanostack: il chip «sub-nanometro» e a che punto siamo

IBM ha annunciato Nanostack, un transistor tridimensionale impilato che apre la strada al nodo «0,7 nm». Attenzione, però: è un risultato di ricerca, non un chip in produzione, e quel «0,7 nm» non è una misura fisica reale ma un nome generazionale. La produzione di massa non è attesa prima di alcuni anni.

Un annuncio che suona come fantascienza — ma è ricerca

IBM ha presentato quella che definisce la prima tecnologia di chip «sotto il nanometro» al mondo, battezzata Nanostack. Il nome evoca un salto epocale, e in parte lo è — ma va chiarito subito cosa IBM ha davvero annunciato: non un chip pronto per gli smartphone, bensì un risultato di laboratorio, il cui eventuale approdo alla produzione di massa è stimato dall'azienda «entro alcuni anni», non prima dell'inizio del prossimo decennio. Il lavoro è stato presentato in sede scientifica, segno che ha superato il vaglio dei pari e non solo quello del marketing.

Cosa significa davvero «0,7 nm»

Premessa essenziale che molti titoli omettono: i «nanometri» dei nodi non corrispondono più ad alcuna dimensione fisica. Da oltre un decennio le sigle — 7 nm, 5 nm, 3 nm, 2 nm — sono nomi commerciali di generazioni tecnologiche, non misure. Lo riconosce la stessa IBM. Nel caso di Nanostack, la distanza tra i transistor resta nell'ordine delle decine di nanometri: il «0,7 nm» (o «7 angstrom») indica semplicemente che si tratta di due generazioni oltre il nodo 2 nm oggi all'avanguardia.

L'innovazione vera: i transistor in 3D

Il cuore della novità è un'evoluzione dell'architettura Gate-All-Around a nanofogli, già in produzione nei processi più avanzati. IBM aggiunge una dimensione letterale: i transistor non sono disposti su un piano, ma impilati verticalmente, sfruttando l'asse verticale per guadagnare densità senza restringere ulteriormente le geometrie. È un approccio concettualmente vicino all'architettura CFET, in cui transistor di tipo diverso vengono sovrapposti. Rispetto al suo chip da 2 nm del 2021, IBM dichiara circa il doppio dei transistor a parità d'area, prestazioni ed efficienza energetica nettamente migliori — dati che però, come precisa MIT Technology Review, sono proiezioni modellistiche, non benchmark su silicio in produzione.

Le sfide (e perché conta comunque)

Impilare due strati di transistor significa raddoppiare la sensibilità ai difetti di fabbricazione: un solo difetto in uno dei due strati compromette l'intero chip, e la resa produttiva è la vera incognita per la commercializzazione. Eppure l'annuncio conta, per due motivi. Sul piano scientifico, dimostrare un circuito funzionante con questa architettura tridimensionale è una pietra miliare reale. Sul piano industriale, colloca IBM al centro della corsa per definire l'architettura dei semiconduttori della seconda metà del decennio — in un momento in cui la legge di Moore, più volte data per morta, non si difende più riducendo le dimensioni sul piano, ma costruendo verso l'alto.